2036년까지 Imec의 공정 기술 로드맵

imec 로드맵은 2036년까지 7nm에서 0.2nm 또는 2Ångström으로 진행되며 도입 속도는 2년에서 2년 반 정도입니다.

첫째, 리소그래피의 지속적인 발전은 차원 확장의 핵심이 될 것입니다. 전통적인 리소그래피는 빛을 사용하며 오늘날 빛의 파장은 패턴에 필요한 정확도보다 더 큽니다.

이것이 극자외선(EUV) 리소그래피가 도입된 이유입니다. 이제 대량 생산을 위해 점점 더 많은 기능성 생산 벨트에 등장하고 있습니다. EUV는 5나노미터 세대에서 2나노미터 세대로 나아갈 것입니다.

더 작아지기 위해서는 더 큰 렌즈를 갖춘 EUV의 업데이트된 버전인 높은 NA EUV가 필요합니다. 직경은 1미터이고 정확도는 20피코미터입니다.

높은 NA EUV의 경우 ASML이 개발 중인 첫 번째 프로토타입이 2023년에 출시될 예정입니다.

대량 제조에 도입은 2025년 또는 2026년에 예상됩니다. 제조 도입을 막기 위해 imec은 ASML과 함께 마스크 기술과 같은 모든 핵심 지원 빌딩 블록을 개발하는 매우 집중적인 프로그램을 설정했습니다. 습식 또는 건식 UV 레지스트, 계측 및 광학 특성 분석을 사용하는 재료.

오늘날 거의 모든 칩 제조업체는 FinFET 트랜지스터로 마이크로칩을 제작합니다. 그러나 3나노 세대로 진입하면 FinFET은 양자간섭을 겪게 되어 마이크로칩의 동작에 지장을 초래하게 된다.

다음 단계는 GAA(Gate-All-Around) 또는 나노시트 트랜지스터로, 나노시트 스택으로 구성되어 향상된 성능과 향상된 단채널 효과를 제공합니다. 이 아키텍처는 2nm 이후부터 필수적입니다.

Samsung, Intel 및 TSMC는 이미 3nm 및/또는 2nm 노드에 GAA 트랜지스터를 도입할 것이라고 발표했습니다.

포크시트 트랜지스터는 IMEC의 발명품으로 나노시트 트랜지스터보다 밀도가 더 높아 게이트 올라운드 개념을 1nm 세대까지 확장합니다.

포크시트 아키텍처는 네거티브 채널과 포지티브 채널 사이에 장벽을 도입하여 채널이 서로 더 가까워지도록 합니다.

이 아키텍처를 통해 셀 크기를 20% 축소할 수 있을 것으로 예상됩니다.

GAA의 복잡한 수직 후속 제품인 CFET(Complementary FET) 트랜지스터라고 하는 네거티브 채널과 포지티브 채널을 서로 겹쳐서 추가 스케일링을 실현할 수 있습니다.

이는 밀도를 크게 향상시키지만 특히 트랜지스터의 소스와 드레인에 접촉하는 경우 프로세스 복잡성이 증가합니다.

시간이 지나면 CFET 트랜지스터에는 이황화텅스텐(WS2) 또는 몰리브덴과 같은 원자 두께의 새로운 초박형 2D 단층 재료가 통합될 것입니다.

리소그래피 로드맵과 결합된 이 장치 로드맵은 우리를 ångström 시대로 이끌 것입니다.

이러한 2nm 이하 트랜지스터의 시스템 수준에서는 두 가지 다른 과제가 있습니다.

메모리 대역폭은 CPU 성능을 따라잡을 수 없습니다.

프로세서는 메모리에서 데이터와 명령을 사용할 수 있게 되는 속도보다 빠르게 실행될 수 없습니다.

이 '메모리 벽'을 무너뜨리려면 메모리가 칩에 더 가까워져야 합니다.

메모리 벽을 허무는 흥미로운 접근 방식은 오늘날 널리 사용되는 칩렛 접근 방식을 뛰어넘는 3D SOC(시스템 온 칩) 통합입니다.

이러한 이기종 통합 접근 방식에 따라 시스템은 3차원에서 동시에 설계되고 상호 연결된 별도의 칩으로 분할됩니다.

예를 들어, 코어 로직 장치 바로 위에 레벨 1 현금용 SRAM 메모리 레이어를 쌓아 메모리와 로직 상호 작용을 빠르게 할 수 있습니다.

극도의 고대역폭 오프 모듈 연결을 달성하기 위해 포토닉스 인터포저에 통합된 광학 상호 연결이 개발되고 있습니다.

시스템 관련 문제와 관련하여 칩에 충분한 전력을 공급하고 열을 방출하는 것이 더욱 어려워집니다.

그러나 해결책이 보입니다. 이제 전력 분배는 웨이퍼 상단에서 10개 이상의 금속 층을 거쳐 트랜지스터까지 이어집니다. Imec은 현재 웨이퍼 뒷면의 솔루션을 연구하고 있습니다.