IMEC는 VLSI 심포지엄에서 모놀리식 CFET를 계획합니다...

논문 T1-3은 "CFET 내부 스페이서 형성 및 다중 Vt 패터닝을 가능하게 하는 48nm 게이트 피치 및 중간 유전체 절연의 나노시트 기반 상보형 전계 효과 트랜지스터(CFET)"입니다. 48nm 게이트 피치는 " 업계 관련."

IMEC는 고급 CMOS에 대한 아이디어의 선도적인 원천입니다. 일반적으로 받아들여지는 로드맵은 CMOS 구성에서 NMOS와 PMOS 트랜지스터를 수직으로 연결하는 나노시트를 적층하는 상보형 FET 또는 CFET가 GAA(gate-all-around) 나노시트 트랜지스터 다음에 나오는 것이며, 소위 포크시트(Stacked 참조) CMOS는 Forksheet의 한계를 극복할 수 있다고 IMEC는 말합니다.

CFET는 공칭 5옹스트롬 노드에서 삽입이 가능하도록 지정되었습니다(IMEC 반도체 로드맵에서 금속 피치 스케일링의 끝을 보여줌 참조). 그러나 위에서 언급한 Forksheet 트랜지스터의 일부 제한 사항을 고려할 때 CFET가 더 빨리 출시될 수 있습니다. 이는 이황화텅스텐이나 이황화몰리브덴과 같은 트랜지스터 채널용 2D 단층 재료와 같은 혁신과 함께 나타날 수도 있습니다.

다가오는 논문에서는 소스/드레인 영역과 하단 또는 상단 장치에 대해 형성된 접점의 성공적인 시연에 대해 논의합니다. 이 모놀리식 CFET는 70mV/10년의 하위 임계값 스윙을 갖습니다. NFET의 경우 75mV/decade, PFET의 경우 75mV/decade입니다. SiGe 교체 처리로 형성된 중간 유전 분리(MDI)는 모놀리식 CFET 형성 및 다중 VT 패터닝을 위한 활성화 요소로 도입되었습니다.

(a) 하단 pFET 및 (b) 상단 nFET에 대한 단면 이미지. 출처: IMEC.

모놀리식은 단층 nFET 및 pFET를 제조한 다음 웨이퍼 간 접합을 사용하는 CFET 제조의 대체 수단을 나타내기 때문에 관련성이 있습니다. 모놀리식 생산은 제조 복잡성을 희생하면서 성능을 제공합니다. 순차 CFET 제조는 다른 형태의 제조 복잡성을 도입하지만 제조업체에 n형 및 p형 트랜지스터의 전자 및 정공 이동도를 다양하게 하는 다양한 수단을 제공할 수 있습니다.

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IMEC 반도체 로드맵은 금속 피치 스케일링의 끝을 보여줍니다.

스택형 CMOS는 Forksheet의 한계를 극복할 수 있다고 IMEC는 말합니다.

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